From: Pragnesh Patel <pragnesh.patel@sifive.com>
To: u-boot@lists.denx.de
Subject: [PATCH v3 05/10] riscv: sifive: fu540: add DDR4 info
Date: Fri, 24 Jan 2020 11:20:18 +0530 [thread overview]
Message-ID: <20200124055026.30787-6-pragnesh.patel@sifive.com> (raw)
In-Reply-To: <20200124055026.30787-1-pragnesh.patel@sifive.com>
Add ddr4 controller and phy related files
Signed-off-by: Pragnesh Patel <pragnesh.patel@sifive.com>
---
board/sifive/fu540/Makefile | 4 +
board/sifive/fu540/ddr.c | 868 ++++++++++++++++++++
board/sifive/fu540/regconfig-ctl.h | 270 ++++++
board/sifive/fu540/regconfig-phy.h | 1220 ++++++++++++++++++++++++++++
board/sifive/fu540/ux00ddr.h | 45 +
5 files changed, 2407 insertions(+)
create mode 100644 board/sifive/fu540/ddr.c
create mode 100644 board/sifive/fu540/regconfig-ctl.h
create mode 100644 board/sifive/fu540/regconfig-phy.h
create mode 100644 board/sifive/fu540/ux00ddr.h
diff --git a/board/sifive/fu540/Makefile b/board/sifive/fu540/Makefile
index 6e1862c475..e4e76e1de3 100644
--- a/board/sifive/fu540/Makefile
+++ b/board/sifive/fu540/Makefile
@@ -3,3 +3,7 @@
# Copyright (c) 2019 Western Digital Corporation or its affiliates.
obj-y += fu540.o
+
+ifdef CONFIG_SPL_BUILD
+obj-y += ddr.o
+endif
diff --git a/board/sifive/fu540/ddr.c b/board/sifive/fu540/ddr.c
new file mode 100644
index 0000000000..a4a86b1173
--- /dev/null
+++ b/board/sifive/fu540/ddr.c
@@ -0,0 +1,868 @@
+// SPDX-License-Identifier: GPL-2.0+
+/*
+ * Copyright (c) 2019 SiFive, Inc
+ */
+
+#include <common.h>
+
+#include "regconfig-ctl.h"
+#include "regconfig-phy.h"
+
+#define _REG32(p, i) (*(volatile uint32_t *)((p) + (i)))
+
+#define DRAM_CLASS_OFFSET 8
+#define OPTIMAL_RMODW_EN_OFFSET 0
+#define DISABLE_RD_INTERLEAVE_OFFSET 16
+#define OUT_OF_RANGE_OFFSET 1
+#define MULTIPLE_OUT_OF_RANGE_OFFSET 2
+#define PORT_COMMAND_CHANNEL_ERROR_OFFSET 7
+#define MC_INIT_COMPLETE_OFFSET 8
+#define LEVELING_OPERATION_COMPLETED_OFFSET 22
+#define DFI_PHY_WRLELV_MODE_OFFSET 24
+#define DFI_PHY_RDLVL_MODE_OFFSET 24
+#define DFI_PHY_RDLVL_GATE_MODE_OFFSET 0
+#define VREF_EN_OFFSET 24
+#define PORT_ADDR_PROTECTION_EN_OFFSET 0
+#define AXI0_ADDRESS_RANGE_ENABLE 8
+#define AXI0_RANGE_PROT_BITS_0_OFFSET 24
+#define RDLVL_EN_OFFSET 16
+#define RDLVL_GATE_EN_OFFSET 24
+#define WRLVL_EN_OFFSET 0
+
+#define PHY_RX_CAL_DQ0_0_OFFSET 0
+#define PHY_RX_CAL_DQ1_0_OFFSET 16
+
+static void phy_reset(u32 *ddrphyreg, const
+ u32 *physettings)
+{
+ unsigned int i;
+
+ for (i = 1152; i <= 1214; i++) {
+ u32 physet = physettings[i];
+ /*if (physet!=0)*/ ddrphyreg[i] = physet;
+ }
+
+ for (i = 0; i <= 1151; i++) {
+ u32 physet = physettings[i];
+ /*if (physet!=0)*/ ddrphyreg[i] = physet;
+ }
+}
+
+void ux00ddr_writeregmap(size_t ahbregaddr, const
+ u32 *ctlsettings, const u32 *physettings)
+{
+ u32 *ddrctlreg = (u32 *)ahbregaddr;
+ u32 *ddrphyreg = ((u32 *)ahbregaddr) +
+ (0x2000 / sizeof(u32));
+
+ unsigned int i;
+
+ for (i = 0; i <= 264; i++) {
+ u32 ctlset = ctlsettings[i];
+ /*if (ctlset!=0)*/ ddrctlreg[i] = ctlset;
+ }
+
+ phy_reset(ddrphyreg, physettings);
+}
+
+void ux00ddr_start(size_t ahbregaddr, size_t filteraddr, size_t ddrend)
+{
+ // START register@ddrctl register base offset 0
+ u32 regdata = _REG32(0 << 2, ahbregaddr);
+
+ regdata |= 0x1;
+ _REG32(0 << 2, ahbregaddr) = regdata;
+
+ /*
+ * WAIT for initialization complete : bit 8 of INT_STATUS
+ * (DENALI_CTL_132) 0x210
+ */
+ while ((_REG32(132 << 2, ahbregaddr) & (1 <<
+ MC_INIT_COMPLETE_OFFSET)) == 0) {
+ }
+
+ // Disable the BusBlocker in front of the controller AXI slave ports
+ u64 *filterreg = (u64 *)filteraddr;
+
+ filterreg[0] = 0x0f00000000000000UL | (ddrend >> 2);
+}
+
+void ux00ddr_mask_mc_init_complete_interrupt(size_t ahbregaddr)
+{
+ /*
+ * Mask off Bit 8 of Interrupt Status
+ * Bit [8] The MC initialization has been completed
+ */
+
+ _REG32(136 << 2, ahbregaddr) |= (1 << MC_INIT_COMPLETE_OFFSET);
+}
+
+void ux00ddr_mask_outofrange_interrupts(size_t ahbregaddr)
+{
+ /*
+ * Mask off Bit 8, Bit 2 and Bit 1 of Interrupt Status
+ * Bit [2] Multiple accesses outside the defined PHYSICAL memory
+ * space have occurred
+ * Bit [1] A memory access outside the defined PHYSICAL memory
+ * space has occurred
+ */
+
+ _REG32(136 << 2, ahbregaddr) |= ((1 << OUT_OF_RANGE_OFFSET) | (1 <<
+ MULTIPLE_OUT_OF_RANGE_OFFSET));
+}
+
+void ux00ddr_mask_port_command_error_interrupt(size_t ahbregaddr)
+{
+ /*
+ * Mask off Bit 7 of Interrupt Status
+ * Bit [7] An error occurred on the port command channel
+ */
+
+ _REG32(136 << 2, ahbregaddr) |= (1 <<
+ PORT_COMMAND_CHANNEL_ERROR_OFFSET);
+}
+
+void ux00ddr_mask_leveling_completed_interrupt(size_t ahbregaddr)
+{
+ /*
+ * Mask off Bit 22 of Interrupt Status
+ * Bit [22] The leveling operation has completed
+ */
+
+ _REG32(136 << 2, ahbregaddr) |= (1 <<
+ LEVELING_OPERATION_COMPLETED_OFFSET);
+}
+
+void ux00ddr_setuprangeprotection(size_t ahbregaddr, size_t end_addr)
+{
+ _REG32(209 << 2, ahbregaddr) = 0x0;
+ size_t end_addr_16kblocks = ((end_addr >> 14) & 0x7FFFFF) - 1;
+
+ _REG32(210 << 2, ahbregaddr) = ((u32)end_addr_16kblocks);
+ _REG32(212 << 2, ahbregaddr) = 0x0;
+ _REG32(214 << 2, ahbregaddr) = 0x0;
+ _REG32(216 << 2, ahbregaddr) = 0x0;
+ _REG32(224 << 2, ahbregaddr) |= (0x3 << AXI0_RANGE_PROT_BITS_0_OFFSET);
+ _REG32(225 << 2, ahbregaddr) = 0xFFFFFFFF;
+ _REG32(208 << 2, ahbregaddr) |= (1 << AXI0_ADDRESS_RANGE_ENABLE);
+ _REG32(208 << 2, ahbregaddr) |= (1 << PORT_ADDR_PROTECTION_EN_OFFSET);
+}
+
+void ux00ddr_disableaxireadinterleave(size_t ahbregaddr)
+{
+ _REG32(120 << 2, ahbregaddr) |= (1 << DISABLE_RD_INTERLEAVE_OFFSET);
+}
+
+void ux00ddr_disableoptimalrmodw(size_t ahbregaddr)
+{
+ _REG32(21 << 2, ahbregaddr) &= (~(1 << OPTIMAL_RMODW_EN_OFFSET));
+}
+
+void ux00ddr_enablewriteleveling(size_t ahbregaddr)
+{
+ _REG32(170 << 2, ahbregaddr) |= ((1 << WRLVL_EN_OFFSET) | (1 <<
+ DFI_PHY_WRLELV_MODE_OFFSET));
+}
+
+void ux00ddr_enablereadleveling(size_t ahbregaddr)
+{
+ _REG32(181 << 2, ahbregaddr) |= (1 << DFI_PHY_RDLVL_MODE_OFFSET);
+ _REG32(260 << 2, ahbregaddr) |= (1 << RDLVL_EN_OFFSET);
+}
+
+void ux00ddr_enablereadlevelinggate(size_t ahbregaddr)
+{
+ _REG32(260 << 2, ahbregaddr) |= (1 << RDLVL_GATE_EN_OFFSET);
+ _REG32(182 << 2, ahbregaddr) |= (1 << DFI_PHY_RDLVL_GATE_MODE_OFFSET);
+}
+
+void ux00ddr_enablevreftraining(size_t ahbregaddr)
+{
+ _REG32(184 << 2, ahbregaddr) |= (1 << VREF_EN_OFFSET);
+}
+
+u32 ux00ddr_getdramclass(size_t ahbregaddr)
+{
+ return((_REG32(0, ahbregaddr) >> DRAM_CLASS_OFFSET) & 0xF);
+}
+
+u64 ux00ddr_phy_fixup(size_t ahbregaddr)
+{
+ // return bitmask of failed lanes
+
+ size_t ddrphyreg = ahbregaddr + 0x2000;
+
+ u64 fails = 0;
+ u32 slicebase = 0;
+ u32 dq = 0;
+
+ // check errata condition
+ for (u32 slice = 0; slice < 8; slice++) {
+ u32 regbase = slicebase + 34;
+
+ for (u32 reg = 0; reg < 4; reg++) {
+ u32 updownreg = _REG32((regbase + reg) << 2,
+ ddrphyreg);
+
+ for (u32 bit = 0; bit < 2; bit++) {
+ u32 phy_rx_cal_dqn_0_offset;
+
+ if (bit == 0) {
+ phy_rx_cal_dqn_0_offset =
+ PHY_RX_CAL_DQ0_0_OFFSET;
+ } else {
+ phy_rx_cal_dqn_0_offset =
+ PHY_RX_CAL_DQ1_0_OFFSET;
+ }
+
+ u32 down = (updownreg >>
+ phy_rx_cal_dqn_0_offset) & 0x3F;
+ u32 up = (updownreg >>
+ (phy_rx_cal_dqn_0_offset + 6)) &
+ 0x3F;
+
+ u8 failc0 = ((down == 0) && (up == 0x3F));
+ u8 failc1 = ((up == 0) && (down == 0x3F));
+
+ // print error message on failure
+ if (failc0 || failc1) {
+ if (fails == 0)
+ printf("DDR error in fixing up\n");
+
+ fails |= (1 << dq);
+
+ char slicelsc = '0';
+ char slicemsc = '0';
+
+ slicelsc += (dq % 10);
+ slicemsc += (dq / 10);
+ printf("S ");
+ printf("%c", slicemsc);
+ printf("%c", slicelsc);
+
+ if (failc0)
+ printf("U");
+ else
+ printf("D");
+
+ printf("\n");
+ }
+ dq++;
+ }
+ }
+ slicebase += 128;
+ }
+ return(0);
+}
+
+u32 ddr_phy_settings[1215] = {
+ DENALI_PHY_00_DATA, DENALI_PHY_01_DATA, DENALI_PHY_02_DATA,
+ DENALI_PHY_03_DATA, DENALI_PHY_04_DATA, DENALI_PHY_05_DATA,
+ DENALI_PHY_06_DATA, DENALI_PHY_07_DATA, DENALI_PHY_08_DATA,
+ DENALI_PHY_09_DATA,
+ DENALI_PHY_10_DATA, DENALI_PHY_11_DATA, DENALI_PHY_12_DATA,
+ DENALI_PHY_13_DATA, DENALI_PHY_14_DATA, DENALI_PHY_15_DATA,
+ DENALI_PHY_16_DATA, DENALI_PHY_17_DATA, DENALI_PHY_18_DATA,
+ DENALI_PHY_19_DATA,
+ DENALI_PHY_20_DATA, DENALI_PHY_21_DATA, DENALI_PHY_22_DATA,
+ DENALI_PHY_23_DATA, DENALI_PHY_24_DATA, DENALI_PHY_25_DATA,
+ DENALI_PHY_26_DATA, DENALI_PHY_27_DATA, DENALI_PHY_28_DATA,
+ DENALI_PHY_29_DATA,
+ DENALI_PHY_30_DATA, DENALI_PHY_31_DATA, DENALI_PHY_32_DATA,
+ DENALI_PHY_33_DATA, DENALI_PHY_34_DATA, DENALI_PHY_35_DATA,
+ DENALI_PHY_36_DATA, DENALI_PHY_37_DATA, DENALI_PHY_38_DATA,
+ DENALI_PHY_39_DATA,
+ DENALI_PHY_40_DATA, DENALI_PHY_41_DATA, DENALI_PHY_42_DATA,
+ DENALI_PHY_43_DATA, DENALI_PHY_44_DATA, DENALI_PHY_45_DATA,
+ DENALI_PHY_46_DATA, DENALI_PHY_47_DATA, DENALI_PHY_48_DATA,
+ DENALI_PHY_49_DATA,
+ DENALI_PHY_50_DATA, DENALI_PHY_51_DATA, DENALI_PHY_52_DATA,
+ DENALI_PHY_53_DATA, DENALI_PHY_54_DATA, DENALI_PHY_55_DATA,
+ DENALI_PHY_56_DATA, DENALI_PHY_57_DATA, DENALI_PHY_58_DATA,
+ DENALI_PHY_59_DATA,
+ DENALI_PHY_60_DATA, DENALI_PHY_61_DATA, DENALI_PHY_62_DATA,
+ DENALI_PHY_63_DATA, DENALI_PHY_64_DATA, DENALI_PHY_65_DATA,
+ DENALI_PHY_66_DATA, DENALI_PHY_67_DATA, DENALI_PHY_68_DATA,
+ DENALI_PHY_69_DATA,
+ DENALI_PHY_70_DATA, DENALI_PHY_71_DATA, DENALI_PHY_72_DATA,
+ DENALI_PHY_73_DATA, DENALI_PHY_74_DATA, DENALI_PHY_75_DATA,
+ DENALI_PHY_76_DATA, DENALI_PHY_77_DATA, DENALI_PHY_78_DATA,
+ DENALI_PHY_79_DATA,
+ DENALI_PHY_80_DATA, DENALI_PHY_81_DATA, DENALI_PHY_82_DATA,
+ DENALI_PHY_83_DATA, DENALI_PHY_84_DATA, DENALI_PHY_85_DATA,
+ DENALI_PHY_86_DATA, DENALI_PHY_87_DATA, DENALI_PHY_88_DATA,
+ DENALI_PHY_89_DATA,
+ DENALI_PHY_90_DATA, DENALI_PHY_91_DATA, DENALI_PHY_92_DATA,
+ DENALI_PHY_93_DATA, DENALI_PHY_94_DATA, DENALI_PHY_95_DATA,
+ DENALI_PHY_96_DATA, DENALI_PHY_97_DATA, DENALI_PHY_98_DATA,
+ DENALI_PHY_99_DATA,
+
+ DENALI_PHY_100_DATA, DENALI_PHY_101_DATA, DENALI_PHY_102_DATA,
+ DENALI_PHY_103_DATA, DENALI_PHY_104_DATA, DENALI_PHY_105_DATA,
+ DENALI_PHY_106_DATA, DENALI_PHY_107_DATA, DENALI_PHY_108_DATA,
+ DENALI_PHY_109_DATA,
+ DENALI_PHY_110_DATA, DENALI_PHY_111_DATA, DENALI_PHY_112_DATA,
+ DENALI_PHY_113_DATA, DENALI_PHY_114_DATA, DENALI_PHY_115_DATA,
+ DENALI_PHY_116_DATA, DENALI_PHY_117_DATA, DENALI_PHY_118_DATA,
+ DENALI_PHY_119_DATA,
+ DENALI_PHY_120_DATA, DENALI_PHY_121_DATA, DENALI_PHY_122_DATA,
+ DENALI_PHY_123_DATA, DENALI_PHY_124_DATA, DENALI_PHY_125_DATA,
+ DENALI_PHY_126_DATA, DENALI_PHY_127_DATA, DENALI_PHY_128_DATA,
+ DENALI_PHY_129_DATA,
+ DENALI_PHY_130_DATA, DENALI_PHY_131_DATA, DENALI_PHY_132_DATA,
+ DENALI_PHY_133_DATA, DENALI_PHY_134_DATA, DENALI_PHY_135_DATA,
+ DENALI_PHY_136_DATA, DENALI_PHY_137_DATA, DENALI_PHY_138_DATA,
+ DENALI_PHY_139_DATA,
+ DENALI_PHY_140_DATA, DENALI_PHY_141_DATA, DENALI_PHY_142_DATA,
+ DENALI_PHY_143_DATA, DENALI_PHY_144_DATA, DENALI_PHY_145_DATA,
+ DENALI_PHY_146_DATA, DENALI_PHY_147_DATA, DENALI_PHY_148_DATA,
+ DENALI_PHY_149_DATA,
+ DENALI_PHY_150_DATA, DENALI_PHY_151_DATA, DENALI_PHY_152_DATA,
+ DENALI_PHY_153_DATA, DENALI_PHY_154_DATA, DENALI_PHY_155_DATA,
+ DENALI_PHY_156_DATA, DENALI_PHY_157_DATA, DENALI_PHY_158_DATA,
+ DENALI_PHY_159_DATA,
+ DENALI_PHY_160_DATA, DENALI_PHY_161_DATA, DENALI_PHY_162_DATA,
+ DENALI_PHY_163_DATA, DENALI_PHY_164_DATA, DENALI_PHY_165_DATA,
+ DENALI_PHY_166_DATA, DENALI_PHY_167_DATA, DENALI_PHY_168_DATA,
+ DENALI_PHY_169_DATA,
+ DENALI_PHY_170_DATA, DENALI_PHY_171_DATA, DENALI_PHY_172_DATA,
+ DENALI_PHY_173_DATA, DENALI_PHY_174_DATA, DENALI_PHY_175_DATA,
+ DENALI_PHY_176_DATA, DENALI_PHY_177_DATA, DENALI_PHY_178_DATA,
+ DENALI_PHY_179_DATA,
+ DENALI_PHY_180_DATA, DENALI_PHY_181_DATA, DENALI_PHY_182_DATA,
+ DENALI_PHY_183_DATA, DENALI_PHY_184_DATA, DENALI_PHY_185_DATA,
+ DENALI_PHY_186_DATA, DENALI_PHY_187_DATA, DENALI_PHY_188_DATA,
+ DENALI_PHY_189_DATA,
+ DENALI_PHY_190_DATA, DENALI_PHY_191_DATA, DENALI_PHY_192_DATA,
+ DENALI_PHY_193_DATA, DENALI_PHY_194_DATA, DENALI_PHY_195_DATA,
+ DENALI_PHY_196_DATA, DENALI_PHY_197_DATA, DENALI_PHY_198_DATA,
+ DENALI_PHY_199_DATA,
+
+ DENALI_PHY_200_DATA, DENALI_PHY_201_DATA, DENALI_PHY_202_DATA,
+ DENALI_PHY_203_DATA, DENALI_PHY_204_DATA, DENALI_PHY_205_DATA,
+ DENALI_PHY_206_DATA, DENALI_PHY_207_DATA, DENALI_PHY_208_DATA,
+ DENALI_PHY_209_DATA,
+ DENALI_PHY_210_DATA, DENALI_PHY_211_DATA, DENALI_PHY_212_DATA,
+ DENALI_PHY_213_DATA, DENALI_PHY_214_DATA, DENALI_PHY_215_DATA,
+ DENALI_PHY_216_DATA, DENALI_PHY_217_DATA, DENALI_PHY_218_DATA,
+ DENALI_PHY_219_DATA,
+ DENALI_PHY_220_DATA, DENALI_PHY_221_DATA, DENALI_PHY_222_DATA,
+ DENALI_PHY_223_DATA, DENALI_PHY_224_DATA, DENALI_PHY_225_DATA,
+ DENALI_PHY_226_DATA, DENALI_PHY_227_DATA, DENALI_PHY_228_DATA,
+ DENALI_PHY_229_DATA,
+ DENALI_PHY_230_DATA, DENALI_PHY_231_DATA, DENALI_PHY_232_DATA,
+ DENALI_PHY_233_DATA, DENALI_PHY_234_DATA, DENALI_PHY_235_DATA,
+ DENALI_PHY_236_DATA, DENALI_PHY_237_DATA, DENALI_PHY_238_DATA,
+ DENALI_PHY_239_DATA,
+ DENALI_PHY_240_DATA, DENALI_PHY_241_DATA, DENALI_PHY_242_DATA,
+ DENALI_PHY_243_DATA, DENALI_PHY_244_DATA, DENALI_PHY_245_DATA,
+ DENALI_PHY_246_DATA, DENALI_PHY_247_DATA, DENALI_PHY_248_DATA,
+ DENALI_PHY_249_DATA,
+ DENALI_PHY_250_DATA, DENALI_PHY_251_DATA, DENALI_PHY_252_DATA,
+ DENALI_PHY_253_DATA, DENALI_PHY_254_DATA, DENALI_PHY_255_DATA,
+ DENALI_PHY_256_DATA, DENALI_PHY_257_DATA, DENALI_PHY_258_DATA,
+ DENALI_PHY_259_DATA,
+ DENALI_PHY_260_DATA, DENALI_PHY_261_DATA, DENALI_PHY_262_DATA,
+ DENALI_PHY_263_DATA, DENALI_PHY_264_DATA, DENALI_PHY_265_DATA,
+ DENALI_PHY_266_DATA, DENALI_PHY_267_DATA, DENALI_PHY_268_DATA,
+ DENALI_PHY_269_DATA,
+ DENALI_PHY_270_DATA, DENALI_PHY_271_DATA, DENALI_PHY_272_DATA,
+ DENALI_PHY_273_DATA, DENALI_PHY_274_DATA, DENALI_PHY_275_DATA,
+ DENALI_PHY_276_DATA, DENALI_PHY_277_DATA, DENALI_PHY_278_DATA,
+ DENALI_PHY_279_DATA,
+ DENALI_PHY_280_DATA, DENALI_PHY_281_DATA, DENALI_PHY_282_DATA,
+ DENALI_PHY_283_DATA, DENALI_PHY_284_DATA, DENALI_PHY_285_DATA,
+ DENALI_PHY_286_DATA, DENALI_PHY_287_DATA, DENALI_PHY_288_DATA,
+ DENALI_PHY_289_DATA,
+ DENALI_PHY_290_DATA, DENALI_PHY_291_DATA, DENALI_PHY_292_DATA,
+ DENALI_PHY_293_DATA, DENALI_PHY_294_DATA, DENALI_PHY_295_DATA,
+ DENALI_PHY_296_DATA, DENALI_PHY_297_DATA, DENALI_PHY_298_DATA,
+ DENALI_PHY_299_DATA,
+
+ DENALI_PHY_300_DATA, DENALI_PHY_301_DATA, DENALI_PHY_302_DATA,
+ DENALI_PHY_303_DATA, DENALI_PHY_304_DATA, DENALI_PHY_305_DATA,
+ DENALI_PHY_306_DATA, DENALI_PHY_307_DATA, DENALI_PHY_308_DATA,
+ DENALI_PHY_309_DATA,
+ DENALI_PHY_310_DATA, DENALI_PHY_311_DATA, DENALI_PHY_312_DATA,
+ DENALI_PHY_313_DATA, DENALI_PHY_314_DATA, DENALI_PHY_315_DATA,
+ DENALI_PHY_316_DATA, DENALI_PHY_317_DATA, DENALI_PHY_318_DATA,
+ DENALI_PHY_319_DATA,
+ DENALI_PHY_320_DATA, DENALI_PHY_321_DATA, DENALI_PHY_322_DATA,
+ DENALI_PHY_323_DATA, DENALI_PHY_324_DATA, DENALI_PHY_325_DATA,
+ DENALI_PHY_326_DATA, DENALI_PHY_327_DATA, DENALI_PHY_328_DATA,
+ DENALI_PHY_329_DATA,
+ DENALI_PHY_330_DATA, DENALI_PHY_331_DATA, DENALI_PHY_332_DATA,
+ DENALI_PHY_333_DATA, DENALI_PHY_334_DATA, DENALI_PHY_335_DATA,
+ DENALI_PHY_336_DATA, DENALI_PHY_337_DATA, DENALI_PHY_338_DATA,
+ DENALI_PHY_339_DATA,
+ DENALI_PHY_340_DATA, DENALI_PHY_341_DATA, DENALI_PHY_342_DATA,
+ DENALI_PHY_343_DATA, DENALI_PHY_344_DATA, DENALI_PHY_345_DATA,
+ DENALI_PHY_346_DATA, DENALI_PHY_347_DATA, DENALI_PHY_348_DATA,
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diff --git a/board/sifive/fu540/ux00ddr.h b/board/sifive/fu540/ux00ddr.h
new file mode 100644
index 0000000000..6c18db251a
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+++ b/board/sifive/fu540/ux00ddr.h
@@ -0,0 +1,45 @@
+/* SPDX-License-Identifier: GPL-2.0+ */
+/*
+ * Copyright (c) 2019 SiFive, Inc
+ */
+
+#ifndef FU540_UX00DDR_H
+#define FU540_UX00DDR_H
+
+#define DRAM_CLASS_DDR4 0xA
+
+extern u32 ddr_phy_settings[1215];
+extern u32 ddr_ctl_settings[265];
+
+void ux00ddr_writeregmap(size_t ahbregaddr, const
+ u32 *ctlsettings, const u32 *physettings);
+
+void ux00ddr_disableaxireadinterleave(size_t ahbregaddr);
+
+void ux00ddr_disableoptimalrmodw(size_t ahbregaddr);
+
+void ux00ddr_enablewriteleveling(size_t ahbregaddr);
+
+void ux00ddr_enablereadleveling(size_t ahbregaddr);
+
+void ux00ddr_enablereadlevelinggate(size_t ahbregaddr);
+
+void ux00ddr_enablevreftraining(size_t ahbregaddr);
+
+u32 ux00ddr_getdramclass(size_t ahbregaddr);
+
+void ux00ddr_mask_leveling_completed_interrupt(size_t ahbregaddr);
+
+void ux00ddr_mask_mc_init_complete_interrupt(size_t ahbregaddr);
+
+void ux00ddr_mask_outofrange_interrupts(size_t ahbregaddr);
+
+void ux00ddr_setuprangeprotection(size_t ahbregaddr, size_t end_addr);
+
+void ux00ddr_mask_port_command_error_interrupt(size_t ahbregaddr);
+
+void ux00ddr_start(size_t ahbregaddr, size_t filteraddr, size_t ddrend);
+
+u64 ux00ddr_phy_fixup(size_t ahbregaddr);
+
+#endif /* FU540_UX00DDR_H */
--
2.17.1
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Thread overview: 32+ messages / expand[flat|nested] mbox.gz Atom feed top
2020-01-24 5:50 [PATCH v3 00/10] RISC-V SiFive FU540 support SPL Pragnesh Patel
2020-01-24 5:50 ` [PATCH v3 01/10] misc: add driver for the Sifive otp controller Pragnesh Patel
2020-01-24 6:41 ` Jagan Teki
2020-01-27 10:18 ` Pragnesh Patel
2020-02-10 12:44 ` Pragnesh Patel
2020-01-24 5:50 ` [PATCH v3 02/10] riscv: Add _image_binary_end for SPL Pragnesh Patel
2020-01-24 6:44 ` Jagan Teki
2020-01-24 5:50 ` [PATCH v3 03/10] lib: Makefile: build crc7.c when CONFIG_MMC_SPI Pragnesh Patel
2020-01-24 6:27 ` Jagan Teki
2020-01-24 8:06 ` Pragnesh Patel
2020-01-27 7:58 ` Jagan Teki
2020-01-24 5:50 ` [PATCH v3 04/10] riscv: sifive: dts: fu540: Add board -u-boot.dtsi files Pragnesh Patel
2020-01-24 5:50 ` Pragnesh Patel [this message]
2020-01-25 8:31 ` [PATCH v3 05/10] riscv: sifive: fu540: add DDR4 info Anup Patel
2020-01-27 7:51 ` Jagan Teki
2020-01-28 6:41 ` Pragnesh Patel
2020-02-04 15:19 ` Bin Meng
2020-01-24 5:50 ` [PATCH v3 06/10] riscv: sifive: fu540: add SPL configuration Pragnesh Patel
2020-01-25 8:35 ` Anup Patel
2020-01-24 5:50 ` [PATCH v3 07/10] configs: fu540: Add config file for U-boot SPL Pragnesh Patel
2020-01-24 6:50 ` Jagan Teki
2020-01-25 8:41 ` Anup Patel
2020-01-27 7:49 ` Pragnesh Patel
2020-01-27 12:45 ` Anup Patel
2020-01-27 6:50 ` Pragnesh Patel
2020-01-27 7:38 ` Anup Patel
2020-01-27 7:41 ` Pragnesh Patel
2020-01-24 5:50 ` [PATCH v3 08/10] riscv: sifive: fu540: enable all cache ways from u-boot proper Pragnesh Patel
2020-01-25 8:36 ` Anup Patel
2020-01-24 5:50 ` [PATCH v3 09/10] sifive: fix palmer's email address and add sifive_fu540_spl_defconfig Pragnesh Patel
2020-01-25 8:37 ` Anup Patel
2020-01-24 5:50 ` [PATCH v3 10/10] doc: update FU540 RISC-V documentation Pragnesh Patel
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--to=pragnesh.patel@sifive.com \
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